台湾专利TW201310456A 在具有選用之溫度補償的記憶體裝置中斜線上升通過電壓以增強通道升壓

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专利摘要:
在一非揮發性儲存系統中，一未選定「反及」串之一或多個基板通道區在程式化期間經升壓以抑制程式化干擾。施加至與至少一第一通道區相關聯之一或多個未選定字線的一電壓在一程式化脈衝時段期間升高，在該程式化脈衝時段期間，一程式化脈衝施加至一選定字線。該升高可為逐漸的，呈一斜線之形式，或為逐步的。可維持該第一通道區之升壓位準。施加至該一或多個未選定字線的該電壓之升高亦可根據溫度而變化。在該程式化脈衝時段之前，相比於針對該第一通道區，針對一第二鄰近通道區的施加至該一或多個未選定字線的該電壓可以一較快速率斜線上升，以幫助隔離該等通道區。
公开号:TW201310456A
申请号:TW101118400
申请日:2012-05-23
公开日:2013-03-01
发明作者:Gerrit Jan Hemink；Shih-Chung Lee；Anubhav Khandelwal；Henry Chin；gui-rong Liang；Dana Lee
申请人:Sandisk Technologies Inc；
IPC主号:G11C16-00

专利说明:
在具有選用之溫度補償的記憶體裝置中斜線上升通過電壓以增強通道升壓
本技術係關於非揮發性記憶體。
半導體記憶體在各種電子裝置中的使用已變得日益風行。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體位處最風行之非揮發性半導體記憶體之列。相比於傳統全功能EEPROM，在快閃記憶體(亦為一類型之EEPROM)的情況下，可在一個步驟中抹除整個記憶體陣列或記憶體之一部分的內容。
傳統EEPROM及快閃記憶體兩者利用定位於半導體基板中之通道區上方且與其絕緣之浮動閘極。浮動閘極定位於源極區與汲極區之間。控制閘極提供於浮動閘極上方且與其絕緣。由此形成之電晶體之臨限電壓(Vth)受保留於浮動閘極上之電荷的量控制。亦即，在接通電晶體以准許在電晶體之源極與汲極之間進行傳導之前必須施加至控制閘極之電壓的最小量係受浮動閘極上之電荷位準控制。
一些EEPROM及快閃記憶體裝置具有含用以儲存兩個範圍之電荷之浮動閘極的儲存元件或單元，且因此，該儲存元件可在兩個狀態(例如，經抹除狀態及經程式化狀態)之間程式化/抹除。因為每一儲存元件可儲存一個資料位元，所以此快閃記憶體裝置有時被稱作二元快閃記憶體裝置。
多狀態(亦稱為多位準)快閃記憶體裝置係藉由識別多個相異的所允許/有效程式化臨限電壓範圍而實施。每一相異臨限電壓範圍對應於記憶體裝置中編碼之資料位元集合的預定值。舉例而言，當每一儲存元件可置於對應於四個相異臨限電壓範圍之四個離散電荷帶中之一者中時，該儲存元件可儲存兩個資料位元。
通常，在程式化操作期間施加至控制閘極之程式化電壓Vpgm作為量值隨著時間推移而升高的一系列脈衝而施加。可將程式化電壓施加至選定字線。在一種可能做法中，脈衝之量值隨著每一順次脈衝而升高預定步長或增量(例如，0.2 V至0.4 V)。可將Vpgm施加至快閃記憶體元件之控制閘極。在程式化脈衝之間的時段中，進行驗證操作。亦即，在順次程式化脈衝之間讀取並行地程式化之儲存元件之群組之每一元件的程式化位準，以判定該程式化位準是等於抑或大於該元件正程式化至的驗證位準。對於多狀態快閃記憶體元件陣列，可針對元件之每一狀態執行驗證步驟，以判定該元件是否已達到其與資料相關聯之驗證位準。舉例而言，能夠以四個狀態儲存資料之多狀態記憶體元件可能需要針對三個比較點執行驗證操作。
此外，當程式化EEPROM或快閃記憶體裝置(諸如，「反及」(NAND)串中之「反及」快閃記憶體裝置)時，通常將Vpgm施加至控制閘極，且使被選擇用於程式化之「反及」串之位元線接地，從而造成來自儲存元件之通道之電子注入至浮動閘極中。當電子在浮動閘極中累積時，浮動閘極變得帶負電荷，且儲存元件之臨限電壓提高，使得其被視為處於經程式化狀態中。
然而，對於未被選擇用於程式化之「反及」串，當施加Vpgm時，相關聯之儲存元件經受程式化干擾。
在圖式中，相同編號之元件彼此對應。
本發明提供程式化經最佳化以減少程式化干擾之方法及非揮發性儲存系統。
在程式化操作期間，藉由升壓相關聯之基板通道區而抑制或封鎖先前已完成至目標資料狀態之程式化的未選定儲存元件進一步程式化。通道升壓用以減少經抑制儲存元件之程式化干擾之發生，其中經抑制儲存元件之臨限電壓提高至下一較高資料狀態、其他資料狀態或提高至儲存元件(例如)在兩個鄰近資料狀態之間不能被準確讀取的位準。亦減少Vpass干擾之發生。程式化干擾大體上指在與仍正程式化之其他儲存元件相關聯之經抑制儲存元件(亦即，受同一字線控制且經受程式化電壓的儲存元件)上發生的干擾。Vpass干擾大體上指由通過電壓具體造成的干擾。通道升壓位準可隨著時間推移而劣化，更具體言之，通道升壓位準可在程式化電壓或程式化脈衝之施加期間歸因於漏電流(稍後被稱作通道漏電)而劣化，且因此引起程式化干擾惡化。此外，記憶體裝置之周圍溫度可影響程式化干擾量，此係因為通道漏電可為溫度相依的。
已判定出，可藉由提供在程式化脈衝時段期間(其中，程式化脈衝施加至選定字線)施加至一或多個未選定字線的電壓之受控制之升高而改良通道升壓。舉例而言，該升高可為逐漸的，呈斜線形式，或為逐步的，呈梯級形式。此受控制之升高藉由使通道漏電之效應偏移而幫助維持第一通道區之升壓位準。此外，電壓之升高之速率可隨著溫度而變化以進一步最佳化通道升壓位準。可在不升高低溫下的增加Vpass干擾的情況下改良高溫下之通道升壓位準。
在一額外態樣中，在施加程式化脈衝之程式化脈衝時段之前，可使施加至一或多個未選定字線之電壓針對不同未選定字線在不同速率下斜線上升以幫助隔離不同通道區且維持該等通道區中之至少一者中之通道升壓位準。
圖1為使用單列/行解碼器及讀取/寫入電路之非揮發性記憶體系統的方塊圖。該圖式說明根據一個實施例之記憶體裝置196，記憶體裝置196具有用於並行地讀取及程式化一儲存元件頁面之讀取/寫入電路。記憶體裝置196可包括一或多個記憶體晶粒198。記憶體晶粒198包括二維儲存元件陣列200、控制電路110，及讀取/寫入電路165。在一些實施例中，儲存元件陣列可為三維的。記憶體陣列200可經由列解碼器130而藉由字線定址及經由行解碼器160而藉由位元線定址。讀取/寫入電路165包括多個感測區塊100且允許並行地讀取或程式化一儲存元件頁面。通常，控制器150包括於與該一或多個記憶體晶粒198相同的記憶體裝置196(例如，抽取式儲存卡)中。命令及資料經由線120而在主機與控制器150之間傳送，且經由線118而在該控制器與該一或多個記憶體晶粒198之間傳送。
控制電路110與讀取/寫入電路165協作以對記憶體陣列200執行記憶體操作。控制電路110包括一狀態機112、一晶片上位址解碼器114，及一電源控制模組116。狀態機112提供記憶體操作之晶片級控制。晶片上位址解碼器114提供在由主機或記憶體控制器使用之位址至由解碼器130及160使用之硬體位址之間的位址介面。電源控制模組116控制在記憶體操作期間供應至字線及位元線之電源及電壓。在程式化期間，電源供應模組可將不同的恆定及變化之電壓供應至字線及選擇閘極。舉例而言，選定字線之電壓(Vwl-sel)可包括Vpre-program、Vpass及Vpgm。選擇閘極之電壓可包括Vsgd及Vsgs。未選定字線之電壓(Vwl-unsel)可包括Vpass、Vpass-s/d、Vpass-lsb、Vint及Viso-s/d。施加至字線之電壓可為獨立的且具有其自身逐步升高速率及/或斜線上升速率。可使用不同RC時間常數來達成不同逐步升高速率或斜線上升速率。在使用較低RC時間常數的情況下，逐步升高或斜線上升較快，且在使用較高RC時間常數的情況下，逐步升高或斜線上升較慢。
溫度補償區塊113可提供溫度相依參考信號以供控制電路(諸如)在設定未選定字線之電壓時使用，如下文進一步描述。吾人已知用於向記憶體裝置提供溫度相依參考信號之各種技術。在一種可能做法中，使用能帶隙電路。舉例而言，以引用之方式併入本文中的題為「Voltage Generation Circuitry Having Temperature Compensation」之美國專利第6,801,454號描述一種電壓產生電路，該電壓產生電路基於溫度係數將讀取電壓輸出至非揮發性記憶體。該電路使用能帶隙電流，該能帶隙電流包括溫度無關部分及隨著溫度升高而升高的溫度相依部分。以引用之方式併入本文中的題為「Non-Volatile Memory With Temperature-Compensated Data Read」之美國專利第6,560,152號使用偏壓產生器電路，該偏壓產生器電路使施加至資料儲存元件之源極或汲極之電壓偏壓。以引用之方式併入本文中的題為「Multi-State EEPROM Read and Write Circuits and Techniques」之美國專利第5,172,338號描述一種溫度補償技術，該溫度補償技術使用以與資料儲存單元相同的方式形成且在與資料儲存單元相同的積體電路晶片上之參考儲存單元。該等參考儲存單元提供參考位準，選定單元之量測電流或電壓與該等參考位準比較。因為參考位準以與自資料儲存單元讀取之值相同的方式受溫度影響，所以提供溫度補償。此等技術中任一者以及任何其他已知技術可用以提供溫度相依參考信號。
在一些實施中，可組合圖1之組件中的一些。在各種設計中，可將該等組件(儲存元件陣列200除外)中之一或多者(單獨或組合地)視作管理或控制電路。舉例而言，一或多個管理或控制電路可包括以下各者中之任一者或其組合：控制電路110、狀態機112、解碼器114/160、電源控制器116、感測區塊100、讀取/寫入電路165、控制器150等等。
在另一實施例中，非揮發性記憶體系統使用雙列/行解碼器及讀取/寫入電路。以對稱方式在記憶體陣列200之相對側上實施各種周邊電路對該陣列之存取，使得每一側上之存取線及電路的密度減半。因此，列解碼器分裂成兩個列解碼器，且行解碼器分裂成兩個行解碼器。類似地，讀取/寫入電路分裂成自陣列200之底部連接至位元線之讀取/寫入電路及自陣列200之頂部連接至位元線之讀取/寫入電路。以此方式，讀取/寫入模組之密度基本上減半。
圖2A描繪記憶體陣列(諸如，圖1之記憶體陣列200)中之實例區塊。亦參看圖2B。區塊201包括實例位元線BL0(202)、BL1(204)、...及f+1個字線WL0至WLf。SGS表示源極側選擇閘極之共同控制線208，SGD表示汲極側選擇閘極之共同控制線206，且線210表示區塊201之共同源極線。每一位元線與各別「反及」串(諸如，分別與BL0及BL1相關聯之「反及」串212及214)中之儲存元件集合連通。在下文之另外實例中，作為一實例，「反及」串212被視為未被選擇用於程式化，且「反及」串214被視為被選擇用於程式化。該區塊中之其他「反及」串可類似地被選擇或未被選擇。可使用所有位元線程式化，其中一區塊中之鄰近「反及」串同時得以程式化。亦即，對於選定字線，不同「反及」串中之鄰近儲存元件同時得以程式化。
圖2B描繪包含多個區塊(諸如，圖2A之區塊201)的記憶體陣列200。作為一個實例，描述分割成M=1,024個區塊之「反及」快閃EEPROM。可同時抹除儲存於每一區塊中之資料。在一個實施例中，區塊為同時抹除之儲存元件之最小單位。可藉由使p井提高至抹除電壓(例如，14 V至22 V)且使選定區塊之字線接地同時使源極線及位元線浮動來抹除儲存元件。可對整個記憶體陣列、獨立區塊或為儲存元件之另一單位(其為記憶體裝置之一部分)執行抹除。在抹除期間，將電子自儲存元件之浮動閘極傳送至p井區，使得儲存元件之Vth變為負性。將強電場施加至選定儲存元件之穿隧氧化物層，且在浮動閘極之電子發射至基板側(通常藉由佛勒-諾爾德哈姆(Fowler-Nordheim)穿隧機制進行)時抹除該等選定儲存元件之資料。在電子自浮動閘極傳送至p井區時，選定儲存元件之Vth降低。
圖3A描繪四態記憶體裝置之臨限電壓分佈的實例集合，其中每一儲存元件儲存兩個資料位元。向經抹除(E狀態)儲存元件提供第一臨限電壓(Vth)分佈300。三個Vth分佈302、304及306分別表示經程式化狀態A、B及C。在一個實施例中，E狀態中之臨限電壓及A、B及C分佈中之臨限電壓為正性。
亦提供三個讀取參考電壓Vra、Vrb及Vrc以用於自儲存元件讀取資料。藉由測試給定儲存元件之臨限電壓是高於抑或低於Vra、Vrb及Vrc，系統可判定儲存元件所處的狀態(例如，程式化條件)。
另外，提供三個驗證參考電壓Vva、Vvb及Vvc。當將儲存元件程式化至A狀態、B狀態或C狀態時，系統將分別測試彼等儲存元件是否具有大於或等於Vva、Vvb或Vvc之臨限電壓。
在被稱為全序列程式化之一個實施例中，儲存元件可自E狀態直接程式化至經程式化狀態A、B或C中之任一者。舉例而言，可首先抹除待程式化之儲存元件之群體，使得該群體中之所有儲存元件處於E狀態中。諸如圖4A中所描繪之一系列程式化脈衝將接著用以將儲存元件直接程式化至狀態A、B或C中。雖然一些儲存元件正自E狀態程式化至A狀態，但其他儲存元件正自E狀態程式化至B狀態及/或自E狀態程式化至C狀態。
另一選項為針對一或多個資料狀態使用低驗證位準及高驗證位準。舉例而言，VvaL及Vva分別為針對A狀態之較低驗證位準及較高驗證位準，VvbL及Vvb分別為針對B狀態之較低驗證位準及較高驗證位準，且VvcL及Vvc分別為針對C狀態之較低驗證位準及較高驗證位準。在某狀況下，因為減小之程式化精度可對於最高狀態而言為可接受的，所以不使用VvcL。在程式化期間，當正程式化至A狀態作為目標狀態之儲存元件之Vth超過VvaL時，儲存元件之程式化速度在慢程式化模式中(諸如)藉由將相關聯之位元線電壓提高至一位準(例如，0.5 V至1.0 V)而減慢，該位準介於標稱程式化或非抑制位準(例如，0 V)與全抑制位準(例如，2 V至4 V)之間。此情形藉由避免臨限電壓之大步階升高而提供較大準確度。當Vth達到Vva時，封鎖儲存元件進一步程式化。類似地，當正程式化至B狀態作為目標狀態之儲存元件之Vth超過VvbL時，儲存元件之程式化速度減慢，且當Vth達到Vvb時，封鎖儲存元件進一步程式化。視情況，當正程式化至C狀態作為目標狀態之儲存元件之Vth超過VvcL時，儲存元件之程式化速度減慢，且當Vth達到Vvc時，封鎖儲存元件進一步程式化。此程式化技術已被稱作快速通過寫入或雙驗證技術。注意，在一種做法中，因為某突增通常對於最高狀態而言為可接受的，所以雙驗證位準不用於該狀態。實情為，雙驗證位準可用於經程式化狀態、高於經抹除狀態及低於最高狀態。
圖3B說明兩遍次程式化技術之第一遍次。在此實例中，多狀態儲存元件儲存兩個不同頁面(下部頁面及上部頁面)之資料。藉由重複來自圖3A之臨限電壓分佈300、302、304及306來描繪四個狀態。此等狀態及其表示之位元為：E狀態(11)、A狀態(01)、B狀態(00)及C狀態(10)。對於E狀態，兩個頁面儲存「1」。對於A狀態，下部頁面儲存「1」，且上部頁面儲存「0」。對於B狀態，兩個頁面儲存「0」。對於C狀態，下部頁面儲存「0」，且上部頁面儲存「1」。注意，儘管已將具體位元型樣指派給該等狀態中之每一者，但亦可指派不同位元型樣。
在第一程式化遍次中，針對選定字線WLn程式化下部頁面。若下部頁面待保持資料1，則儲存元件狀態保持處於狀態E(分佈300)。若資料待程式化至0，則WLn上之儲存元件之臨限電壓提高以使得儲存元件程式化至中間(LM，即中低)狀態(分佈305)。
在一個實施例中，在儲存元件自E狀態程式化至LM狀態(如圖4B中藉由步驟「1」所指示)之後，其在「反及」串中之鄰近字線WLn+1上之相鄰儲存元件將接著相對於其鄰近字線之各別第一程式化遍次中之下部頁面而程式化，如圖4B中藉由步驟「2」所指示。
圖3C說明圖3B之兩遍次程式化技術的第二遍次。A狀態儲存元件自E狀態分佈300程式化至A狀態分佈302，B狀態儲存元件自LM狀態分佈305程式化至B狀態分佈304，且C狀態儲存元件自LM狀態分佈305程式化至C狀態分佈306。針對WLn之兩遍次程式化技術之第二遍次在圖4B中藉由步驟「3」來指示。針對WLn+1之兩遍次程式化技術之第二遍次在圖4B中藉由步驟「5」來指示。
圖3D說明另一兩遍次程式化技術之第一遍次。在被稱作粗略-精細程式化之此實例中，分別使用較低驗證位準VvaL、VvbL及VvcL將A狀態、B狀態及C狀態儲存元件自E狀態分別程式化至分佈312、314及316。此情形為粗略程式化遍次。舉例而言，可使用相對大的程式化電壓步長以將儲存元件快速程式化至各別較低驗證位準。
圖3E說明圖3D之兩遍次程式化技術的第二遍次。分別使用標稱、較高驗證位準Vva、Vvb及Vvc將A狀態、B狀態及C狀態儲存元件自各別較低分佈分別程式化至各別最終分佈302、304及306。此情形為精細程式化遍次。舉例而言，可使用相對小的程式化電壓步長以在避免大突增的同時將儲存元件緩慢程式化至各別最終驗證位準。
儘管程式化實例描繪四個資料狀態及兩個資料頁面，但所教示之概念可應用於多於或少於四個狀態及多於或少於兩個頁面的其他實施。舉例而言，同時規劃或生產具有每儲存元件八個或十六個狀態之記憶體裝置。
此外，在所論述之實例程式化技術中，當儲存元件程式化至目標資料狀態時，逐漸提高該儲存元件之Vth。然而，可使用當儲存元件程式化至目標資料狀態時逐漸降低該儲存元件之Vth之程式化技術。亦可使用量測儲存元件電流之程式化技術。本文之概念可適於不同程式化技術。
圖4A描繪在程式化操作期間施加至選定字線的一系列程式化脈衝及驗證脈衝。程式化操作可包括多個程式化-驗證反覆，其中每一反覆將程式化電壓繼之以驗證電壓施加至選定字線。在一種可能做法中，在順次反覆中逐步升高程式化電壓。此外，每一程式化電壓可包括具有通過電壓(Vpass)位準(例如，6 V至10 V)之第一部分，繼之以處於程式化位準(例如，12 V至25 V)之第二最高振幅部分。舉例而言，第一程式化脈衝400、第二程式化脈衝402、第三程式化脈衝404及第四程式化脈衝406分別具有Vpgm1、Vpgm2、Vpgm3及Vpgm4之程式化脈衝位準，等等。可在每一程式化脈衝之後提供一或多個驗證電壓(諸如，實例驗證電壓Vva、Vvb及Vvc(408))。在一些狀況下，一或多個初始程式化脈衝之後並非為驗證脈衝，此係因為未預期到任何儲存元件已達到最低經程式化狀態(例如，A狀態)。隨後，舉例而言，程式化反覆可將驗證脈衝用於A狀態、繼之以將驗證脈衝用於A狀態及B狀態之程式化反覆，繼之以將驗證脈衝用於B狀態及C狀態之程式化反覆。
圖4B描繪儲存元件集合之多遍次程式化操作。所描繪之組件可為大得多的儲存元件、字線及位元線集合之子集。在一個可能的程式化操作中，在第一程式化遍次中程式化WLn-1上之儲存元件，例如，儲存元件402、424及426。此步驟係由圈起的「1」來表示。接下來(「2」)，在第一程式化遍次中程式化WLn上之儲存元件(例如，儲存元件432、434及436)。在此實例中，當選擇一字線用於程式化時，在每一程式化脈衝之後發生驗證操作。在對WLn之驗證操作期間，將一或多個驗證電壓施加至WLn，且將通過電壓施加至包括WLn-1及WLn+1之剩餘字線。通過電壓用以接通未選定儲存元件(使未選定儲存元件導電)，使得針對選定字線可發生感測操作。注意，此等通過電壓常被稱作讀取電壓或Vread，此係因為僅在讀取或驗證操作期間施加此等電壓。接下來(「3」)，在第二程式化遍次中程式化WLn-1上之儲存元件。接下來(「4」)，在第一程式化遍次中程式化WLn+1上之儲存元件(例如，儲存元件442、444及446)。接下來(「5」)，在第二程式化遍次中將WLn上之儲存元件程式化至其各別目標狀態。
圖5A描繪展示第一通道升壓技術之未選定「反及」串的橫截面圖，其中將單升壓通道區提供於圖2A之未選定「反及」串212中。亦描繪與「反及」串212端對端地配置之其他「反及」串之部分502及504。該視圖係簡化的且未按比例繪製。「反及」串212包括連接至SGS控制線208之源極側選擇閘極519、連接至SGD控制線206之汲極側選擇閘極552、三十二個非揮發性儲存元件520至551(分別與字線WL0至WLf連通)，其全部至少部分形成於基板510上，基板510可包括絕緣層。源極側選擇閘極517及儲存元件516為「反及」串部分502之一部分，而汲極側選擇閘極553及儲存元件554為「反及」串部分504之一部分。
具有電位Vs之圖2A之源極供應線210提供於選擇閘極517與519之間，而圖2A之具有電壓Vbl之位元線202提供於選擇閘極552與553之間。
「反及」串通常形成於基板510之p井區中。p井區又可在p型基板之n井區內。每一儲存元件包括一堆疊閘極結構，該堆疊閘極結構包括浮動閘極上方之控制閘極。浮動閘極可形成於氧化物或其他介電膜頂部上之p井之表面上。控制閘極在浮動閘極上方，其中多晶矽間介電層使控制閘極與浮動閘極分離。記憶體單元之控制閘極形成字線。基板中之n+摻雜區(例如，實例源極/汲極區507)係在相鄰單元之間共用，藉此該等單元彼此串聯連接以形成「反及」串。此等n+摻雜區形成該等單元中之每一者之源極及汲極。在一個實施例中，不使用n+摻雜區，且藉由產生進行與n+摻雜區相同的功能之富含電子之區的邊緣場效應，而使鄰近記憶體單元之間的通道區域導電。
亦可使用其他類型之非揮發性記憶體單元，諸如，浮動閘極由薄捕獲層(諸如，所謂的MONOS結構中之氮化矽)替換之記憶體單元。
在程式化期間，程式化電壓Vpgm提供於選定字線WLn上，選定字線例如為與待程式化之一或多個儲存元件(諸如，儲存元件537)相關聯之字線。另外，記住儲存元件之控制閘極可提供為字線之一部分。舉例而言，WL0至WLf可分別經由儲存元件520至551之控制閘極而延伸。因此，將字線電壓施加至所有「反及」串，包括選定「反及」串及未選定「反及」串。
對於未選定「反及」串，通道升壓技術試圖藉由在程式化-驗證反覆之程式化部分期間升壓在未選定「反及」串下方之基板之通道區域506而減少程式化干擾之發生率。為了達成此情形，使源極側選擇閘極519及汲極側選擇閘極552展現不導電，且電壓施加至未選定字線。此等電壓電容性地耦合至通道506，藉此升壓通道電位。舉例而言，將通過電壓Vpass-s施加至與WLn之源極側上之儲存元件520至536連通之字線，且將通過電壓Vpass-d施加至與選定字線之汲極側上之儲存元件538至551連通之字線。WLn之源極側為朝向源極線210之側，且WLn之汲極側為朝向汲極線206之側。在一種做法中，Vpass-s與Vpass-d可相同。然而，在一些狀況下，可較有利的是，使用Vpass-s>Vpass-d以補償歸因於源極至汲極程式化次序而引起之通道升壓之減小，其中已經處於經程式化狀態中之儲存元件之通道升壓較小。
未選定儲存元件或「反及」串可分別被稱作經抑制或經封鎖儲存元件或「反及」串，此係因為該未選定儲存元件或「反及」串被抑制或封鎖在程式化操作之給定程式化-驗證反覆中程式化。通道區506表示基板中之導電路徑，其沿著「反及」串在摻雜區之間延伸。可以不同方式達成升壓。舉例而言，在預充電操作(其在通過電壓施加至未選定字線之前發生)中，供應於位元線202上之電壓可經由汲極側選擇閘極電晶體552而傳遞至通道506。在一個可能的情形中，藉由使用適當位元線電壓，汲極側選擇閘極電晶體552將電壓Vsgd-Vth提供至通道，其中Vsgd為選擇閘極電壓且Vth為汲極側選擇閘極電晶體之臨限電壓。在此狀況下，將Vsgd設定成較低位準，其中汲極側選擇閘極充當源極隨耦器。在預充電操作期間，汲極側選擇閘極電晶體變得不導電或至少較不導電，使得位元線實際上與通道506切斷，且預充電電位Vsgd-Vth維持於該通道中。隨後，可藉由將通過電壓施加至未選定字線且將汲極側選擇閘極電晶體維持為不導電而達成額外通道升壓。如所提及，通過電壓耦合至該通道，從而提高其電位。在其他實施例中，在預充電操作期間，將汲極側選擇閘極電壓提高至較高位準，此情形允許汲極側選擇閘極充當通過閘極且將位元線電壓Vbl傳送至通道區域506。在預充電操作結束時，選擇閘極電壓降低至較低位準以使汲極側選擇閘極展現不導電。此實施例之優點在於，通道506可預充電至較高位準，且因此在隨後通過電壓予以施加時引起較高通道升壓。
在此實例升壓技術中，單通道係沿著整個「反及」串而形成。在各種其他通道升壓技術中，基於施加至字線之隔離電壓而彼此隔離之多個通道區與每一未選定「反及」串相關聯。下文進一步論述此等通道升壓技術之實例。
圖5B1為在一個實施例中展示圖5A之未選定「反及」串之基板中的通道升壓位準的曲線圖。y軸描繪通道升壓位準Vch，且x軸描繪沿著「反及」串212且在「反及」串212正下方之基板510之距離。使圖5A、圖5B1及圖5B2之x軸對準。此升壓技術之缺點在於，升壓位準不均勻-相比於選定字線之汲極側上之升壓位準(Vch-d，波形514)，選定字線之源極側上之升壓位準(Vch-s，波形512)較低。大體而言，通道區之升壓之量與電壓位準成比例，且與通道區正上方之字線上之電壓的升高速率成比例(除儲存元件之Vth之外)。
當沿著選定「反及」串之儲存元件之程式化逐字線前進(自較低編號之(源極側)字線(例如，WL0、WL1、...)開始，且前進至較高編號之(汲極側)字線(例如，...WLf-1/WLf))時，Vch-d可超過Vch-s。在此狀況下，當較高編號之字線用於程式化時，與較低編號之字線連通之儲存元件已至少部分程式化。因此，對於給定「反及」串，在選定字線下方(在選定字線之源極側上)之全部或一些儲存元件將具有程式化至其各別浮動閘極中且儲存於其各別浮動閘極中之電子，且在選定字線上方(在選定字線之汲極側上)之其他儲存元件之全部或一些儲存元件將取決於程式化模式而抹除或部分程式化。藉由使用圖5A之升壓技術，與經抹除或僅部分程式化之儲存元件相關聯之通道的區域經歷相對較高升壓，且與完全程式化之儲存元件相關聯之通道的區域經歷相對較低升壓。在升壓期間，隨著電子將自高升壓之區域514流動至低升壓之區域512，經升壓通道位準Vch-d與Vch-s之差將減小。因此，隨著「反及」串中愈來愈多的儲存元件得以程式化，經升壓通道位準將減小。可達到均衡升壓位準，如藉由虛線513所指示。可藉由將較高通過電壓施加至已處於經程式化狀態之儲存元件，或更具體言之，相比選定字線之汲極側上之字線，將較高通過電壓(例如，Vpass-s>Vpass-d)施加至選定字線之源極側上之字線，來減小或補償通道升壓位準之此減小。
針對基本上不經歷通道升壓之選定「反及」串之對應圖式，參看圖12A及圖12B。
圖5B2為在另一實施例中展示圖5A之未選定「反及」串之基板中的通道升壓位準的曲線圖。此處，接近WLn之數個所選擇之未選定字線在程式化脈衝時段期間接收升高之電壓，以增加在所選擇之未選定字線正下方且在WLn正下方的通道區506之部分509之升壓。所選擇之未選定字線可與(例如)儲存元件534至536及538至540相關聯。不接近WLn之未選定字線在程式化脈衝時段期間不接收升高之電壓，使得在不接近WLn之未選定字線正下方的通道區506之部分508及511之升壓不增加。不接近WLn之未選定字線可與(例如)儲存元件520至533及541至551相關聯。部分508及511被描繪處於均衡位準。因此，將升高之電壓施加至在選定字線之任一側上與選定字線相距不超過指定數目個字線的所選擇之多個未選定字線。視情況，不將升高之電壓施加至在選定字線之任一側上與選定字線相距超過指定數目個字線之其他未選定字線。亦參看有關圖5J的論述。
圖5C描繪在程式化-驗證反覆之程式化部分期間施加至選定字線的電壓。水平方向表示時間，而垂直方向表示振幅。使圖5C至圖5I之波形時間對準。時間增量未必相等地隔開。波形590描繪標稱逐步升高(此處所論述)，且波形592描繪慢逐步升高之狀況，如結合圖10C至圖10I進一步論述。
Vwl-sel(選定字線電壓)自t0至t1處於0 V(或另一低電壓)。在逐步升高時間t1，Vwl-scl自0 V逐步升高至預程式化脈衝位準Vpre-program，其可與施加至一或多個未選定字線之一或多個通過電壓相同。由Vpass表示之此位準可在t2時達到實質上穩態位準，且自t2至t4保持處於彼位準。或者，Vwl-sel可在給定速率下繼續升高直至到達t4為止。t4為接下來的逐步升高時間，其中Vwl-sel升高至程式化脈衝位準Vpgm且在t5至t8之程式化脈衝時段期間維持至少處於彼位準。t4至t5可為轉變或逐步升高時段。注意，在t1之逐步升高或斜線上升的速率可不同於在t4之逐步升高或斜線上升的速率。或者，Vpre-program可不同於Vpass。舉例而言，Vpre-program可為0 V(或另一低電壓)，在此狀況下，Vwl-sel自0 V直接逐步升高至Vpgm。
圖5D描繪(例如)與圖5A之通道升壓技術一致的在程式化-驗證反覆之程式化部分期間施加至未選定字線的固定電壓。在一種做法中，Vwl-unsel(未選定字線電壓)在t1與Vwl-sel一起逐步升高，且在程式化脈衝時段期間保持固定處於Vpass。大體而言，不同類型之未選定字線電壓(例如，Vpass、Vpass-s/d及Vpass-lsb)可為獨立的，且可具有其自身的在t1開始及在t4或t5或甚至更晚時開始之逐步升高或斜線上升速率。吾人可區分兩個逐步升高或斜線上升速率：在t1開始的自0 V至Vpass之第一逐步升高或斜線上升速率；及在t4、t5或更晚時開始之第二逐步升高或斜線上升速率。
圖5E描繪當使用圖5D之未選定字線電壓時(例如)用於圖5A之通道升壓技術之「反及」串之基板中的通道升壓位準。視情況，Vbl在t0升高(圖5F)，從而造成通道中之預充電電壓Vpre-charge。當在t1 Vwl-unsel及Vwl-sel逐步升高至Vpass時，存在Vch之對應升高。然而，已觀測到，在使用固定通過電壓時，在程式化脈衝時段期間，歸因於漏電流之發生，通道升壓位準通常不維持處於固定位準而是耗散。存在各種可能的通道漏電來源，例如，至不良升壓之通道區之漏電、歸因於反向偏壓之通道區域而引起之溫度相依漏電，及由尤其接近具有相對低偏壓之字線電壓且處於高的程式化狀態中之儲存元件之GIDL(閘極誘發汲極漏電)造成的漏電流。通常使用任何通道升壓方案均會發生漏電，而不管是存在一個連續通道區(諸如，圖5A中)抑或藉由隔離電壓界定之多個通道區(諸如，圖8A、圖9A及圖10A中)。因此，程式化干擾之可能性增大。下文進一步詳細描述處理此問題之升壓技術。
圖5F描繪在程式化-驗證反覆之程式化部分期間施加至圖5A之未選定「反及」串之位元線202的電壓。波形560描繪升高電壓Vbl，諸如，Vdd(例如，2 V至3 V)，其在t0施加至未選定「反及」串以使汲極側選擇閘極展現不導電。歸因於在汲極側選擇閘極展現不導電之前Vbl到達通道，發生通道之某預充電(Vpre-charge)。當選擇閘極之選擇閘極電壓不超過Vbl與選擇閘極之Vth之總和時，選擇閘極展現不導電。在選擇閘極不導電時，在未選定「反及」串下方之基板通道區中之預充電及升壓位準可得以維持。相比而言，波形562描繪Vbl，其施加至選定「反及」串之位元線204以使汲極側選擇閘極展現導電，使得在選定「反及」串下方之基板通道區中之升壓未得以維持。亦參看圖12B。相比而言，使位元線及通道接地會允許在選定「反及」串之選定儲存元件中發生程式化。在一些程式化方案中，將Vbl設定成高於零但低於Vdd以部分抑制或減慢程式化速率。
圖5G描繪在程式化-驗證反覆之程式化部分期間施加至與圖5A之未選定「反及」串之汲極側選擇閘極連通的線206之電壓。如所提及，在t0，將Vsgd設定成高位準(諸如，Vdd)以使選定「反及」串之汲極側選擇閘極展現導電(因而Vbl=0 V)，或使未選定「反及」串之汲極側選擇閘極展現不導電(因而Vbl=Vdd)。Vsgd可在Vbl之前、與Vbl同時或在Vbl之後上升。在其他實施例中，在自t0至t1之預充電操作期間，汲極側選擇閘極電壓提高至高於Vsgd或Vdd之電壓以能夠將位元線電壓Vbl傳送至通道區域506。在預充電操作結束時，選擇閘極電壓降低至Vsgd或Vdd以使汲極側選擇閘極展現不導電。此實施例之優點在於，通道506可預充電至較高位準，且因此在隨後通過電壓予以施加時引起較高通道升壓。
圖5H描繪在程式化-驗證反覆之程式化部分期間施加至圖5A之未選定「反及」串之源極線210的電壓。將Vs設定成高位準，諸如，Vdd。源極線在一個組態中為一區塊中之所有「反及」串(不管是選定抑或未選定)所共有。在其他實施例中，可施加低於Vdd之電壓(諸如，1 V至2 V)。
圖5I描繪在程式化-驗證反覆之程式化部分期間施加至與圖5A之未選定「反及」串之源極側選擇閘極連通的線208之電壓。將Vsgs設定成0 V，以歸因於Vs被設定成高，而使選定及未選定「反及」串之源極側選擇閘極展現不導電。注意大體而言，甚至在不施加高Vs電壓的情況下，源極側選擇閘極仍可為不導電的，然而，藉由施加偏壓電壓>0 V，源極側選擇閘極之隔離特性得以進一步改良。
圖5J描繪(諸如)針對圖5A之第一通道升壓技術在程式化-驗證反覆之程式化部分期間施加至未選定字線的電壓，其中該電壓以線性或非線性斜線之方式升高。具體言之，為了抵消(例如)結合圖5E所論述之通道升壓漏電，在最有可能發生程式化干擾時，在全部或一部分程式化脈衝時段期間，以受控制方式逐漸升高Vwl-unsel。該升高係自t4至t8藉由傾斜實線來指示，其達到最大位準Vmax。為達成此目的，可組態控制電路100之電源控制模組116，如結合圖1進一步論述。此逐漸升高用以藉由抵消或補償通道漏電流而減小或補償通道升壓位準之下降。在一些狀況下，仍可能發生通道升壓位準之某減小，但其速率降低。隨著時間推移，Vwl-unsel之逐漸升高可在固定升高速率下為線性的(例如，波形570)，或在變化之升高速率下為非線性的(例如，波形572)。另外，該升高可基於電源控制模組116可提供的電壓之最低增量而為基本上連續的(例如，似斜線)，或逐步的(諸如，圖5L中所描繪)。Vwl-unsel在程式化脈衝時段t5至t8的大部分(例如，過半)期間可升高。因此，Vwl-unsel在程式化脈衝時段內升高。在所展示之做法中，Vwl-unsel在t4開始升高，同時Vwl-sel自Vpre-program逐步升高且開始接近Vpgm。大體而言，當Vwl-sel已達到高位準(諸如，Vpgm)時，程式化干擾之風險最大，所以Vwl-unsel升高之時段應對應於Vwl-sel高或正轉變至或接近最終高位準之時段。
在所展示之做法中，升高為似斜線的，從而在程式化脈衝時段期間在固定速率或斜率下逐漸或實質上連續升高。針對使用Vpgm之不同位準之不同程式化-驗證反覆，Vwl-unsel之升高可為相同的(例如，相同的升高斜率及升高持續時間)。在另一做法中，Vwl-unsel之升高為Vpgm之函數，使得當Vpgm較高時，使用較高升高速率及/或較長升高持續時間。因此，在程式化操作之較早程式化-驗證反覆中，未使用Vwl-unsel之升高或使用較低升高，且在程式化操作之稍後程式化-驗證反覆中，使用Vwl-unsel之升高或較高升高。此做法考量如下事實：當Vpgm最大時，程式化干擾最大，使得升高Vwl-unsel之對策可根據Vpgm之位準加以修整。在另一做法中，在程式化脈衝之開始(t4)時之Vwl-unsel亦可取決於Vpgm。此做法考量如下事實：當Vpgm最大時，程式化干擾最大，使得在程式化脈衝之開始時亦使用較高Vwl-unsel之對策可根據Vpgm之位準加以修整。亦即，當程式化脈衝電壓較高時，在程式化脈衝之開始時(例如，在t4)，Vwl-unsel之初始位準(例如，Vpass)可較高。
此外，所有未選定字線或僅特定未選定字線可接收升高之電壓。因此，一些未選定字線可接收升高之電壓，而其他未選定字線接收固定電壓。舉例而言，在沿著整個「反及」串存在一個連續通道區506之圖5A及圖5B2中，接近選定字線之所選擇之未選定字線可接收逐漸升高之Vsl-unsel(諸如，波形570或572)。此情形將升高在所選擇之未選定字線正下方且在選定字線正下方之通道區之部分509中的升壓位準，其中最需要防止干擾。舉例而言，諸如WLn-3至WLn-1及WLn+1至WLn+3之接近字線可接收在程式化脈衝時段期間升高的圖5J之波形；而較遠離選定字線之其他未選定字線接收在程式化脈衝時段期間不升高的圖5D之波形。或者，接近字線可接收在程式化脈衝時段期間升高之另一波形，諸如，圖5L、圖7A、圖7B、圖10C及圖10F中所展示。WLn之源極側上之指定數目N1個字線及WLn之汲極側上之指定數目N2個字線可接收在程式化脈衝時段期間升高之波形。N1及N2為大於或等於一之整數，且可相同或不同。
不同未選定字線亦有可能接收在不同速率下升高之電壓。舉例而言，相比於較遠離選定字線之未選定字線，較接近選定字線之未選定字線(諸如，WLn-1及WLn+1)可接收較高升高及/或在較高位準下開始。Vpass(n-1)為施加至WLn-1之電壓，且Vpass(n+1)為施加至WLn+1之電壓。Vpass(n-1/n+1)表示該兩個電壓。應用於本文之升壓技術中之任一者的此偏壓模式減小選定WL(WLn)與鄰近相鄰字線(WLn-1及WLn+1)之間的電壓差，以減小彼等字線之間發生崩潰或漏電之可能性。且，相鄰字線上之較高偏壓電壓藉由提供額外「寄生」耦合而輔助程式化選定字線上之記憶體單元。因此，與相鄰未選定字線相比於非相鄰未選定字線不使用較高電壓之狀況相比，選定字線上之程式化電壓可減小。另外，相比於選定字線之汲極側上之未選定字線(WLn+2、WLn+3、...)，選定字線之源極側上之未選定字線(WLn-2、WLn-3、...)可接收較高電壓，此係因為源極側上之單元已程式化且較不易受程式化干擾(或更準確言之，Vpass干擾)的影響。因此，在不增大程式化干擾(例如，Vpass干擾)之可能性的情況下，彼等字線上之較高Vpass係可能的。
在程式化脈衝時段期間升高未選定字線之電壓係有利的，此係因為其補償或減小通道漏電之效應，同時避免其他做法之缺點。舉例而言，減小程式化脈衝時段(程式化脈衝寬度)將減小通道漏電之效應，從而引起經升壓通道位準及通道漏電總量之減小，此係因為在較短時段內發生漏電，但以升高完成程式化所需的最終Vpgm為代價且可能甚至以增加程式化時間(在可能需要更多程式化迴圈時)為代價。此外，程式化脈衝時段之減小受字線RC延遲限制。
圖5K描繪(例如)基於圖5J之未選定字線電壓的圖5A之「反及」串之基板中的通道升壓位準。作為一實例，歸因於補償通道漏電之升高之Vwl-unsel，通道升壓位準大致恆定。如所提及，大體而言，通道區之升壓之量與電壓位準成比例，且與通道區正上方之字線上之電壓的升高速率成比例(除儲存元件之Vth之外)。相比於通道升壓位準在程式化脈衝時段期間降低之狀況(如在圖5E中)，藉由在程式化脈衝時段期間維持大致恆定之通道升壓位準，可減少程式化干擾。仍可能發生某通道升壓位準降低，但相比於Vwl-unsel恆定之狀況，該通道升壓位準降低將較少。
圖5L描繪在程式化-驗證反覆之程式化部分期間施加至未選定字線的逐步升高之電壓，該逐步升高之電壓作為圖5J之斜線上升之電壓的替代。可組態每一步階之振幅改變(步階高度或上升)及/或持續時間。在一種做法中，梯級之步階高度大致相等及/或步階持續時間大致相等。達到最大位準Vmax。若使用不相等步階高度，則(例如)較大步階可繼之以較小步階，或較小步階可繼之以較大步階。若使用不相等步階持續時間，則(例如)較長步階可繼之以較短步階，或較短步階可繼之以較長步階。步階高度可大於電源控制模組116可提供的電壓之最低增量。亦可使用以斜線組合離散步階之波形。其他變化係可能的。亦可使用Vwl-unsel之以溫度之基礎之變化，如下文進一步論述。或，Vwl-unsel可為溫度無關的。
圖5M描繪(例如)基於圖5L之未選定字線電壓的圖5A之「反及」串之基板中的通道升壓位準。當Vwl-unsel恆定時，通道升壓位準大體上(例如)在步階之延展(run)期間降低，且在步階之上升期間升高，使得預期有降低及升高之重複型樣。描繪程式化脈衝時段t5至t8以供參考。
減少程式化干擾之另一考慮因素為記憶體裝置中之溫度改變可影響通道升壓位準。舉例而言，圖6A描繪展示針對不同溫度作為用於典型升壓技術之未選定字線之通過電壓之函數的位元錯誤的曲線圖。
經抹除狀態中之儲存元件的程式化干擾相關之位元錯誤通常最高。y軸描繪位元錯誤的數目且x軸描繪通過電壓。曲線600、602及604提供分別針對溫度25℃、55℃及85℃之資料。每一曲線具有錯誤數目最少的不同點(最小值，以點標記)。此點為最佳通過電壓，例如，分別針對曲線600、602或604之Vpass-opt1、Vpass-opt2或Vpass-opt3。在較高溫度下，較高Vpass可歸因於較好通道升壓而引起較少錯誤，直至某一點，該點為最佳Vpass。高於最佳Vpass，錯誤歸因於Vpass干擾而增加。針對較低溫度，最佳Vpass較低。
圖6B描繪與圖6A一致的作為溫度之函數的用於典型通道升壓技術之未選定字線之最佳通過電壓。最佳Vpass可近似為溫度之線性函數(虛線)。因此，作為溫度之函數的最佳Vpass之改變可藉由恆定溫度係數來描述。藉由在程式化期間調整作為溫度之函數的未選定字線之通過電壓，可改良記憶體裝置之效能。特定言之，當溫度較高時，可使用較高通過電壓。類似地，在程式化脈衝時段期間升高通過電壓之升壓技術中，當溫度較高時，可使用較高升高速率及/或較長升高持續時間。
圖7A描繪(諸如)針對圖5A之第一通道升壓技術在程式化-驗證反覆之程式化部分期間施加至未選定字線的作為溫度之函數之電壓，其中該電壓以斜線升高。作為有關圖5J之論述之擴展，可分別針對相對高的溫度(諸如，85℃)、中間溫度(諸如，55℃)及相對低的溫度(諸如，25℃)而使用波形700、702及704。達到最大位準Vmax1、Vmax2及Vmax3。在一種可能做法中，針對一溫度範圍使用給定波形。舉例而言，針對70℃或更高之溫度，可使用波形700；針對自40℃至70℃之溫度，可使用波形702；且針對低於40℃之溫度，可使用波形704。藉由修整溫度之升高速率，可甚至在記憶體裝置之不同溫度環境中視情況減少程式化干擾。此外，因為當溫度較低時Vpass較低，所以較低溫度下之Vpass干擾減少。
可藉由描述作為溫度之函數的每單位時間Vwl-unsel之改變速率之係數來設定斜線上升速率。
圖7B描繪在程式化-驗證反覆之程式化部分期間施加至未選定字線的作為溫度之函數的逐步升高之電壓，該逐步升高之電壓作為圖7A之斜線上升之電壓的替代。作為有關圖5L之論述之擴展，可分別針對85℃、55℃及25℃而使用波形720、722及724。達到最大位準Vmax1、Vmax2及Vmax3。在一種可能做法中，針對一溫度範圍使用給定波形。舉例而言，針對70℃或更高之溫度，可使用波形720；針對自40℃至70℃之溫度，可使用波形722；且針對低於40℃之溫度，可使用波形724。步階高度及/或持續時間可為溫度之函數。在此實例中，每一步階之高度係溫度之函數(較大步階高度用於較高溫度)，而步階持續時間(t8至t7、t7至t6及t6至t5)與溫度無關。
圖8A描繪展示第二通道升壓技術之圖2A之未選定「反及」串212的橫截面圖。在基板510中，歸因於WLn之源極側上隔離電壓Viso-s之施加及其他未選定字線上非隔離電壓之施加而界定第一通道區802及第二通道區800。此做法允許在不同通道區中達成獨立升壓位準。在一種做法中，將隔離電壓施加至相對接近WLn之字線，以向WLn之源極側上之經程式化儲存元件及WLn之汲極側上之未經程式化或僅經部分程式化之儲存元件提供獨立通道升壓區。然而，隔離字線可與WLn分離達幾個字線，(例如)使得隔離電壓不會不利地影響WLn下之通道升壓位準。
隔離電壓可為相對小的電壓，諸如，0 V至3 V，其低得足以基本上隔離接收隔離電壓之字線(隔離字線)之任一側上的基板中的通道區。相比而言，標稱Vwl-unsel可為(例如)6 V至10 V。另外，多個鄰近字線之一集合可接收隔離電壓以較強地隔離接收該隔離電壓之該字線集合之任一側上的基板中的通道區。另外，為了提供至隔離區之逐漸轉變，鄰近於隔離字線之一或多個字線可接收一電壓(Vint)，其為Viso與標稱Vwl-unsel之中間值。
在此實例中，將Viso-s施加至與儲存元件531連通之字線，且將Vint施加至鄰近於接收Viso-s之字線之未選定字線。特定言之，將Vint施加至與儲存元件530及532連通之字線。在隔離字線之源極側上，將Vpass-s施加至與儲存元件520至529連通之字線。另外在隔離字線之汲極側上，將Vpass-lsb施加至與儲存元件533至536及538至551連通之字線。Vpass-lsb為(例如)6 V至10 V之局部自升壓電壓。WLn在第一通道區802正上方延伸。通道區800之升壓係藉由通道區800正上方之字線之電壓來設定，從而引起圖8B之通道升壓輪廓804。在接收Vpass-s之字線下達成升壓位準Vch-s，而在接收Vint之字線(及儲存元件530)下達成較低升壓位準。類似地，在接收Vpass-lsb之字線下達成升壓位準Vch-lsb 808，而在接收Vint之字線(及儲存元件532)下達成較低升壓位準。可在接收Viso-s之字線(及儲存元件531)下達成取決於偏壓電壓Vint、Viso-s及儲存元件之狀態的更低升壓位準。
在一種做法中，因為將Vpass-lsb施加至僅少量字線，所以由於儲存元件將曝露至Vpass-lsb達比曝露至Vpass-d之時間短的時間時，Vpass-lsb可高於Vpass-d。因為相關聯之儲存元件已得以程式化且因此較不易受程式化干擾影響，所以相對於Vpass-lsb或Vpass-d，Vpass-s可為極高的。由於將Vpass-lsb施加至較少WL且因此每一WL曝露至Vpass-lsb達較短總時間且因此Vpass干擾將較不會造成問題時，Vpass-lsb可高於Vpass-d。另外，高Vpass可造成對(例如)WLn+2及WLn+3之Vpass干擾，而將高Vpass施加至WLn-2及WLn-3可為安全的。在一些實施例中，出於此原因，WLn之源極側上之Vpass-lsb可高於WLn之汲極側上之Vpass-lsb。
圖8B為展示圖8A之未選定「反及」串之基板中的通道升壓位準的曲線圖。使圖8A與圖8B之x軸對準。如所提及，波形804表示隔離字線之源極側上之升壓位準，而波形808表示隔離字線之汲極側上之升壓位準。
圖9A描繪展示第三通道升壓技術之圖2A之未選定「反及」串212的橫截面圖。此升壓技術基本上與圖8A之技術相反，且使用WLn之汲極側上之隔離電壓來代替使用源極側上之隔離電壓。但因為此升壓技術使汲極側處之不良升壓之通道區區域隔離，所以此升壓技術相比於其他者較不利。
具體言之，在基板510中，歸因於WLn之汲極側上隔離電壓Viso-d之施加及其他未選定字線上非隔離電壓之施加而界定第一通道區900及第二通道區902。此做法允許在不同通道區中達成獨立升壓位準。
將Viso-d施加至與儲存元件543連通之字線，且將Vint施加至鄰近於接收Viso-d之字線之未選定字線。具體言之，將Vint施加至與儲存元件542及544連通之字線。在隔離字線之源極側上，將Vpass-lsb施加至與儲存元件520至536及538至541連通之字線。另外在隔離字線之汲極側上，將Vpass-d施加至與儲存元件545至551連通之字線。WLn在第一通道區900正上方延伸。通道區900之升壓係藉由通道區900正上方之字線之電壓來設定，從而引起圖9B之通道升壓輪廓904。在接收Vpass-lsb之字線下達成升壓位準Vch-lsb，而在接收Vint之字線(及儲存元件542)下達成較低升壓位準。類似地，在接收Vpass-d之字線下達成升壓位準Vch-d 908，而在接收Vint之字線(及儲存元件544)下達成較低升壓位準。可在接收Viso-d之字線(及儲存元件543)下達成更低升壓位準。舉例而言，當使用源極至汲極字線程式化次序時，Vpass-d可與Vpass-lsb相同或小於Vpass-lsb。
圖9B為展示圖9A之未選定「反及」串之基板中的通道升壓位準的曲線圖。使圖9A與圖9B之x軸對準。如所提及，波形904表示隔離字線之源極側上之升壓位準，而波形908表示隔離字線之汲極側上之升壓位準。
圖10A描繪展示第四通道升壓技術之圖2A之未選定「反及」串212的橫截面圖。此升壓技術組合圖8A及圖9A之技術。其在WLn之源極側及汲極側兩者上使用隔離電壓。具體言之，在基板510中，歸因於WLn之源極側上隔離電壓Viso-s之施加、WLn之汲極側上之隔離電壓Viso-d之施加及其他未選定字線上非隔離電壓之施加而界定第一通道區1002、第二通道區1004及第三通道區1000。
此做法允許在不同通道區中達成獨立升壓位準。在一種做法中，將隔離電壓施加至在WLn之任一側上相對接近WLn之字線，以向WLn之源極側上之經程式化儲存元件、WLn之汲極側上之未經程式化或僅經部分程式化之儲存元件及WLn正下方延伸之小通道區提供獨立通道升壓區。
將Viso-s施加至與儲存元件531連通之字線，且將Vint施加至鄰近於接收Viso-s之字線之未選定字線。具體言之，將Vint施加至與儲存元件530及532連通之字線。
將Viso-d施加至與儲存元件543連通之字線，且將Vint施加至鄰近於接收Viso-d之字線之未選定字線。具體言之，將Vint施加至與儲存元件542及544連通之字線。
在接收Viso-s之字線之源極側上，將Vpass-s施加至與儲存元件520至529連通之字線。在接收Viso-s之字線與WLn之間，將Vpass-lsb施加至與儲存元件520至529連通之字線。在WLn與接收Viso-s之字線之間，將Vpass-lsb施加至與儲存元件538至541連通之字線。在接收Viso-d之字線與SGD之間，將Vpass-d施加至與儲存元件545至551連通之字線。
圖10B為展示圖10A之未選定「反及」串之基板中的通道升壓位準的曲線圖。使圖10A與圖10B之x軸對準。在第一通道升壓區、第二通道升壓區及第三通道升壓區中達成升壓位準Vch-lsb、Vch-d及Vch-s(分別為波形1010、1012及1006)。
圖10C描繪(例如)針對圖5A、圖8A、圖9A或圖10A之通道升壓技術在程式化-驗證反覆之程式化部分期間施加至未選定字線的電壓。可將圖5F至圖5I之波形與圖10C及圖10D之波形一起使用。圖5F至圖5I中之時間刻度對應於圖10C及圖10D中之時間刻度。波形1066描繪Viso-s或Viso-d(例如，Viso-s/d)，且波形1064描繪Vint。波形1060描繪Vpass-s或Vpass-d(例如，Vpass-s/d)，且波形1062描繪Vpass-lsb。針對波形1062，達到最大位準Vmax。為簡單起見，Vpass-s、Vpass-d及Vpass-lsb被描繪為在t1逐步升高至相同位準，但其可逐步升高至不同位準，如所論述。
在此實例中，有助於通道(WLn在其正上方延伸)之升壓之未選定字線在程式化脈衝時段期間使其電壓升高，且在另一通道正上方延伸之未選定字線在程式化脈衝時段期間不使其電壓升高。或者，接近WLn(例如，在WLn之任一側上與WLn相距不超過幾個字線)之未選定字線可在程式化脈衝時段期間使其電壓升高。此等做法藉由維持相關聯之通道升壓位準(波形1070，圖10D)來處理與WLn連通之儲存元件之程式化干擾的升高之機會。在此做法中，因為Vpass干擾之風險較小，所以可接受的是，允許降低(例如)在較遠離WLn之字線下方的一或多個其他通道升壓區之通道升壓位準(波形1072，圖10D)。限制Vpass升高之未選定字線亦可降低相關聯之儲存元件之Vpass干擾的風險。
另一態樣涉及在t1未選定字線之電壓逐步升高之速率。已發現，相比於一或多個鄰近通道升壓區，WLn之通道升壓區以較慢速率逐步升高可為有利的。因為鄰近通道區之通道升壓即刻逐步升高，所以將偏壓提供於隔離儲存元件(例如，接收Viso-s/d之未選定「反及」串之儲存元件)之源極/汲極區上。此情形可改良隔離儲存元件及對應隔離字線之任一側上的通道區之間的隔離。在WLn下方之通道區之較慢升壓且Vpass-lsb之升高的情況下，WLn下方之通道區之升壓變得較強健，此係因為通道漏電流之效應受到抑制或至少部分得到補償，使得程式化干擾受到抑制。
波形1060在t1開始逐步升高且在t2達到實質上穩態值，其逐步升高時間為t2或逐步升高速率為Vpass-s/d/(t2-t1)。波形1062在t1開始逐步升高且在t3達到實質上穩態值，其逐步升高時間為(t3-t1)或較慢逐步升高速率為Vpass-lsb/(t3-t1)。在穩態位準下之短暫時間(自t3至t4)之後，波形1062在t4開始其受控制之升高，同時Vwl-sel開始其至Vpgm之逐步升高。在程式化脈衝時段之前，施加至選定字線之電壓可以比Vpass-s/d逐步升高之速率慢的速率類似地逐步升高。對於此較慢逐步升高速率之實例，參看圖5C中之波形592。在一種做法中，施加至選定字線之電壓可以與Vpass-s/d之逐步升高速率相同的速率逐步升高。
圖10D描繪(例如)基於圖10C之未選定字線電壓的圖5A、圖8A、圖9A或圖10A之「反及」串之基板中的通道升壓位準。波形1070指示當施加升高之Vpass-lsb(圖10C中之波形1062)時通道升壓位準Vch-lsb大致恆定。波形1072指示當施加固定Vpass-s/d(圖10C中之波形1060)時通道升壓位準Vch-s或Vch-d(例如，Vch-s/d)降低。
在圖8A之實施例中，波形1060表示Vpass-s且波形1072表示Vch-s及Vch-d。在圖9A之實施例中，波形1060表示Vpass-d且波形1072表示Vch-d。
圖10E描繪圖10D之通道升壓位準之差異。該差異為：△Vch=Vch-s/d-Vch-lsb。歸因於相比於Vpass-lsb之Vpass-s/d之較快斜線上升，相比於Vch-lsb，Vch-s/d之升壓位準自約t1至t3暫時較高。如所提及，此情形幫助改良隔離字線之任一側上的通道區之間的隔離。藉由稍微較早並較高地升壓Vch-s/d，實現兩種效應。首先，來自Vch-s/d區域之經升壓電荷/電子可以此方式流動至Vch-lsb區域，從而改良Vch-lsb區域之升壓/預充電。及第二，藉由較早升壓Vch-s/d區域，各種經升壓通道區之間的隔離得以改良，此係因為自Vch-lsb區域至Vch-s/d區域之傳導將歸因於Vch-s/d區域上之較高偏壓而減小，此情形幫助使受Viso控制之儲存元件較不導電。基本上，電子可自Vch-s/d區域流動至Vch-lsb區域，但在Vch-lsb區域開始升壓之後，其難以流回至Vch-s/d區域。
圖10F描繪(例如)針對圖5A、圖8A、圖9A或圖10A之通道升壓技術在程式化-驗證反覆之程式化部分期間施加至未選定字線的替代電壓。在此做法中，Vpass-s/d(波形1080)及Vpass-lsb(波形1062)兩者在程式化脈衝時段期間升高，但其可升高不同量。舉例而言，在一種做法中，相比於Vpass-s/d，Vpass-lsb之升高之量可較高。或者可使用階梯式波形或其他波形形狀，如先前所論述。針對波形1062及1080，分別達到最大位準Vmax1a與Vmax1b。
圖10G描繪(例如)基於圖10F之未選定字線電壓的圖8A、圖9A或圖10A之「反及」串之基板中的通道升壓位準。波形1070指示當施加升高之Vpass-lsb(圖10F中之波形1062)時通道升壓位準Vch-lsb大致恆定。波形1082指示當施加升高之Vpass-s/d(圖10F中之波形1080)時通道升壓位準Vch-s或Vch-d(例如，Vch-s/d)亦大致恆定。此做法有利地達成不同通道中之大致恆定之通道升壓位準。
在圖8A之實施例中，波形1080表示Vpass-s且波形1082表示Vch-s及Vch-d。在圖9A之實施例中，波形1080表示Vpass-d且波形1082表示Vch-d。
圖10H描繪(例如)針對圖5A、圖8A、圖9A或圖10A之通道升壓技術在程式化-驗證反覆之程式化部分期間施加至未選定字線的替代電壓。此做法不需要在程式化脈衝時段期間升高未選定字線電壓。然而，仍可達成通道升壓區之間的較好隔離之上文所提及之優點。在此狀況下，Vpass-s/d(波形1084)及Vpass-lsb(波形1086)兩者在程式化脈衝時段期間大致恆定，但Vpass-s/d之斜線上升速率快於Vpass-lsb之斜線上升速率。
圖10I描繪(例如)基於圖10H之未選定字線電壓的圖8A、圖9A或圖10A之「反及」串之基板中的通道升壓位準。波形1090指示當施加Vpass-lsb(圖10H中之波形1086)時通道升壓位準Vch-lsb降低。波形1088指示當Vpass-s/d(圖10H中之波形1084)恆定時通道升壓位準Vch-s或Vch-d(例如，Vch-s/d)亦降低。
在圖8A之實施例中，波形1084表示Vpass-s且波形1088表示Vch-s及Vch-d。在圖9A之實施例中，波形1084表示Vpass-d且波形1088表示Vch-d。
圖11A描繪(例如)基於圖8A或圖9A之升壓技術的程式化方法。步驟1100開始選定字線之程式化操作。舉例而言，此操作可為多遍次操作之一遍次，或為程式化操作之單遍次。步驟1102開始程式化操作之程式化-驗證反覆。步驟1104組態未選定「反及」串以實現升壓。舉例而言，此可涉及設定Vsgd及Vbl以使汲極側選擇閘極展現不導電。視情況，將預充電傳遞至未選定「反及」串之通道，如先前所論述。步驟1106將隔離電壓(Viso-s/d)施加至未選定字線中之至少一者以界定第一通道區及第二通道區。圖8A中之實例為第一通道區802及第二通道區800。圖9A中之實例為第一通道區900及第二通道區902。
步驟1108在逐步升高時間(t1)以第一較慢速率將WLn之電壓自0 V(或其他位準)逐步升高至預程式化脈衝位準(例如，Vpass)。視情況，可以第二較快速率使WLn之電壓逐步升高。步驟1110在逐步升高時間(t1)將在第一通道區正上方延伸之至少一個未選定字線之電壓(例如，Vpass-lsb)自0 V(或其他位準)逐步升高至預程式化脈衝位準。在第一通道區正上方延伸之至少一個未選定字線的圖8A中之實例包括與儲存元件533至536及538至551相關聯之字線。在第一通道區正上方延伸之至少一個未選定字線的圖9A中之實例包括與儲存元件520至536及538至541相關聯之字線。
步驟1112在逐步升高時間(t1)以第二較快速率將在第二通道區正上方延伸之至少一個未選定字線之電壓(例如，Vpass-s/d)自0 V(或其他位準)逐步升高至預程式化脈衝位準(例如，Vpass)。在第二通道區正上方延伸之至少一個未選定字線的圖8A中之實例包括與儲存元件520至529相關聯之字線。在第二通道區正上方延伸之至少一個未選定字線的圖9A中之實例包括與儲存元件545至551相關聯之字線。
步驟1114將在第一通道區正上方延伸之WLn之電壓自步驟1108之預程式化脈衝位準逐步升高至程式化脈衝位準(Vpgm)，且維持至少Vpgm達程式化脈衝時段。Vpgm為足以程式化儲存元件之位準。通常，將Vpgm作為具有固定振幅之單個脈衝來提供，但有可能在單個程式化脈衝中具有變化之振幅。Vpgm可隨程式化操作中之程式化-驗證反覆之迴圈編號或反覆編號而變。步驟1116在程式化脈衝時段期間升高在第二通道區正上方延伸之至少一個未選定字線之電壓。
步驟1118使用一或多個驗證位準執行驗證操作，其作為當前程式化-驗證反覆之驗證部分之一部分。驗證位準之實例包括圖3A及圖3D中之VvaL、VvbL及VvcL、圖3B中之VvLM，及圖3C及圖3E中之Vva、Vvb及Vvc。在決策步驟1120處，若已達到選定儲存元件之目標驗證位準，則在步驟1122處將儲存元件及其選定「反及」串之程式化狀態設定成封鎖。具有封鎖狀態之「反及」串在接下來的程式化-驗證反覆中變成經抑制或未選定「反及」串。
若未達到選定儲存元件之目標位準，則到達決策步驟1124。在決策步驟1124處，若指示額外程式化-驗證反覆(例如，當所有選定儲存元件或除可允許位元忽略數目之外之所有選定儲存元件仍尚未程式化且最大數目個程式化-驗證反覆仍尚未執行時)，則在步驟1102處開始接下來的程式化-驗證反覆。在決策步驟1124處，若不指示額外程式化-驗證反覆(例如，所有選定儲存元件或除可允許位元忽略數目之外之所有儲存元件已程式化或最大數目個程式化-驗證反覆已執行)，則在步驟1126處完成程式化操作。
圖11B描繪(例如)基於圖10A之升壓技術的程式化方法。步驟1100、1102、1104、1108、1110、1114、1118、1120、1122、1124及1126與圖11A中相同。步驟1150與步驟1106不同之處在於，步驟1150將隔離電壓(例如，Viso-s/d)施加至未選定字線中之至少兩者以界定第一通道區、第二通道區及第三通道區。圖10A中之實例分別包括第一通道區1002、第二通道區1004及第三通道區1000。步驟1152在逐步升高時間(t1)以第二較快速率將在第二通道區正上方延伸之至少一個選定字線及在第三通道區正上方延伸之至少一個選定字線之電壓(例如，Vpass-s/d)自0 V(或其他位準)逐步升高至預程式化脈衝位準。
在第二通道區正上方延伸之至少一個未選定字線的圖10A中之實例包括與儲存元件545至551相關聯之字線。在第三通道區上正上方延伸之至少一個未選定字線的圖10A中之實例包括與儲存元件520至529相關聯之字線。
步驟1154在程式化脈衝時段期間升高在第二通道區正上方延伸之至少一個未選定字線及在第三通道區正上方延伸之至少一個未選定字線之電壓。
圖11C描繪(例如)基於圖5A之升壓技術的額外程式化方法。此方法可大體上應用於所提及之升壓技術以及其他升壓技術中之任一者。此做法關於在程式化脈衝時段期間升高接近選定字線WLn(例如，在WLn之任一側上與WLn相距不超過指定數目個字線(諸如，2至6個字線))之未選定字線的通過電壓，但在程式化脈衝時段期間不升高不接近選定字線WLn(例如，與WLn相距超過指定數目個字線)之未選定字線的通過電壓。可將WLn-1及WLn+1與其他接近之未選定字線相同地對待，或必要時(諸如)藉由在程式化脈衝時段期間不升高其他接近之未選定字線之電壓而將WLn-1及WLn+1與其他接近之未選定字線不同地對待。作為一實例，可向WLn-3至WLn-1及WLn+1至WLn+3提供電壓升高，但不向其他字線提供電壓升高。亦參看圖5B2。作為將WLn-1及WLn+1不同地對待之另一實例，可向WLn-3及WLn-2以及WLn+2及WLn+3提供電壓升高，但不向其他字線提供電壓升高。
步驟1100、1102、1104、1118、1120、1122、1124及1126與圖11A中相同。步驟1160在逐步升高時間t1將WLn之電壓自0 V逐步升高至預程式化脈衝位準(諸如，Vpass)。步驟1162在逐步升高時間將所有未選定字線之電壓自0 V逐步升高至預程式化脈衝位準(諸如，Vpass)。步驟1164將WLn之電壓自預程式化脈衝位準逐步升高至Vpgm，且在程式化脈衝時段期間維持Vpgm。步驟1166在程式化脈衝時段期間升高接近WLn之至少一個未選定字線之電壓。步驟1168在程式化脈衝時段期間不升高不接近WLn之至少一個未選定字線之電壓。視情況，步驟1168可升高不接近WLn之至少一個未選定字線之電壓，但該升高的程度比步驟1166中接近WLn之至少一個未選定字線之升高小。
圖12A描繪圖2A之選定「反及」串214的橫截面圖。相比於先前所論述之未選定「反及」串，該選定「反及」串與「反及」串部分1202及1204端對端，該選定「反及」串具有源極側選擇閘極1219及汲極側選擇閘極1252。區1206表示在「反及」串正下方之基板510中之通道。儲存元件1220至1251在「反及」串中延伸。
圖12B為展示圖12A之選定「反及」串之基板中無通道升壓的曲線圖。使圖12A與圖12B之x軸對準。在此實例中，並不組態通道以用於升壓，所以在程式化脈衝時段期間不發生升壓。
因此，可見，提供一種非揮發性儲存系統，該非揮發性儲存系統包括形成於一基板上之若干「反及」串中之一非揮發性儲存元件集合，該等「反及」串包括被選擇用於在程式化-驗證反覆中程式化之至少一個「反及」串(214)及未被選擇用於在程式化-驗證反覆中程式化之至少一個「反及」串(212)，該非揮發性儲存元件集合與複數個字線連通，該複數個字線包括被選擇用於在程式化-驗證反覆中程式化之一字線(WLn)及未被選擇用於在程式化-驗證反覆中程式化之若干字線(WL0至WLn-1；WLn+1至WLf)。該非揮發性儲存系統進一步包括至少一個控制電路(110、150)，結合該程式化-驗證反覆之程式化部分，該至少一個控制電路：(a)組態該至少一個未選定「反及」串以允許在該至少一個未選定「反及」串下方的該基板之至少一個通道區中實現升壓；(b)在程式化脈衝時段(t5至t8)之前的逐步升高時間(t4)將該選定字線之電壓自各別預程式化脈衝電壓(Vpass)逐步升高至程式化脈衝電壓(Vpgm)，且在程式化脈衝時段(t5至t8)期間維持該程式化脈衝電壓；且c)為了升壓該至少一個通道區，將升高之電壓(Vpass-lsb)施加至該等未選定字線中之至少一者(WLn-4至WLn-1；WLn+1至WLn+4)。
在另一實施例中，提供一種用於結合程式化-驗證反覆之程式化部分而程式化一非揮發性儲存系統的方法，該非揮發性儲存系統包含形成於一基板上之若干「反及」串中之非揮發性儲存元件集合。該方法包括：(a)選擇至少一個「反及」串(214)以用於在程式化-驗證反覆中程式化，而至少一個「反及」串(212)未被選擇用於在程式化-驗證反覆中程式化；(b)選擇一字線(WLn)以用於在程式化-驗證反覆中程式化，該選定字線在與該等「反及」串連通之複數個字線當中，而該複數個字線中之至少一個未選定字線(WL0至WLn-1；WLn+1至WLf)未被選擇用於在程式化-驗證反覆中程式化；(c)組態該至少一個未選定「反及」串以允許在該至少一個未選定「反及」串下方的該基板之至少一個通道區中實現升壓；(d)將該選定字線之電壓自各別預程式化脈衝電壓(Vpass)逐步升高至程式化脈衝電壓(Vpgm)；(e)在程式化脈衝時段(t5至t8)期間維持該程式化脈衝電壓；及(f)為了升壓至少一個通道區，將升高之電壓(Vpass-lsb)施加至該等未選定字線中之至少一者(WLn-4至WLn-1；WLn+1至WLn+4)。
在另一實施例中，提供一種非揮發性儲存系統，該非揮發性儲存系統包括形成於一基板上之若干「反及」串中之非揮發性儲存元件集合，該等「反及」串包括被選擇用於在程式化-驗證反覆中程式化之至少一個「反及」串(214)及未被選擇用於在程式化-驗證反覆中程式化之至少一個「反及」串(212)，該非揮發性儲存元件集合與複數個字線連通，該複數個字線包括被選擇用於在程式化-驗證反覆中程式化之一字線(WLn)及未被選擇用於在程式化-驗證反覆中程式化之若干字線(WL0至WLn-1；WLn+1至WLf)。該非揮發性儲存系統進一步包括至少一個控制電路(110、150)。
結合程式化-驗證反覆之程式化部分，該至少一個控制電路：(a)組態該至少一個未選定「反及」串以允許在該至少一個未選定「反及」串下方之該基板中實現升壓；(b)將隔離電壓施加至該等未選定字線中之至少一者(WLn-6、WLn+6)以在該等未選定字線中之該至少一者之任一側上在該至少一個未選定「反及」串下方之該基板中產生至少第一通道區(Vch-lsb)及第二通道區(Vch-s/d)，該選定字線在第一通道區正上方延伸；且(c)在程式化脈衝時段(t5至t8)之前的逐步升高時間(t1)：(i)為了升壓第一通道區(Vch-lsb)：將施加至在第一通道區正上方延伸之該等未選定字線中之至少一者(WLn-4至WLn-1；WLn+1至WLn+4)的電壓(Vpass-lsb)逐步升高至在該第一通道區正上方延伸之該等未選定字線中之該至少一者的各別預程式化脈衝電壓(Vpass)；及(ii)為了升壓第二通道區(Vch-s/d)：以比施加至在第一通道區正上方延伸之該等未選定字線中之該至少一者的電壓(Vpass-lsb)的速率快的速率，將施加至在第二通道區正上方延伸之未選定字線中之至少一者(WL0至WLn-8；WLn+8至WLf)的電壓(Vpass-s/d)逐步升高至在第二通道區正上方延伸之該等未選定字線中之該至少一者的各別預程式化脈衝電壓(Vpass)。
已出於說明及描述之目的呈現本文之技術之前述【實施方式】。其不意欲為詳盡的或將本技術限於所揭示之精確形式。根據上文之教示，許多修改及變化係可能的。選擇所描述之實施例以最佳地解釋本技術及其實務應用之原理，以藉此使熟習此項技術者能夠在各種實施例中且採用適合於所預期之特定使用的各種修改來最佳地利用本技術。意欲本技術之範疇由隨附申請專利範圍界定。
100‧‧‧感測區塊
110‧‧‧控制電路
112‧‧‧狀態機
113‧‧‧溫度補償區塊
114‧‧‧晶片上位址解碼器
116‧‧‧電源控制模組/電源控制器
118‧‧‧線
120‧‧‧線
130‧‧‧列解碼器
150‧‧‧控制器/控制電路
160‧‧‧行解碼器
165‧‧‧讀取/寫入電路
196‧‧‧記憶體裝置
198‧‧‧記憶體晶粒
200‧‧‧二維儲存元件陣列/記憶體陣列
201‧‧‧區塊
202‧‧‧位元線BL0
204‧‧‧位元線BL1
206‧‧‧共同控制線/SGD控制線
208‧‧‧共同控制線/SGS控制線
210‧‧‧共同源極線/源極供應線
212‧‧‧未選定「反及」串
214‧‧‧選定「反及」串
300‧‧‧第一臨限電壓(Vth)分佈/E狀態分佈
302‧‧‧臨限電壓分佈/A狀態分佈
304‧‧‧臨限電壓分佈/B狀態分佈
305‧‧‧LM狀態分佈
306‧‧‧臨限電壓分佈/C狀態分佈
312‧‧‧分佈
314‧‧‧分佈
316‧‧‧分佈
400‧‧‧第一程式化脈衝
402‧‧‧第二程式化脈衝
404‧‧‧第三程式化脈衝
406‧‧‧第四程式化脈衝
408‧‧‧驗證電壓
422‧‧‧儲存元件
424‧‧‧儲存元件
426‧‧‧儲存元件
432‧‧‧儲存元件
434‧‧‧儲存元件
436‧‧‧儲存元件
442‧‧‧儲存元件
444‧‧‧儲存元件
446‧‧‧儲存元件
502‧‧‧「反及」串部分
504‧‧‧「反及」串部分
506‧‧‧通道區域/通道
507‧‧‧源極/汲極區
508‧‧‧部分
509‧‧‧部分
510‧‧‧基板
511‧‧‧部分
512‧‧‧波形/區域
513‧‧‧虛線
514‧‧‧波形/區域
516‧‧‧儲存元件
517‧‧‧源極側選擇閘極
519‧‧‧源極側選擇閘極
520‧‧‧非揮發性儲存元件
521‧‧‧非揮發性儲存元件
522‧‧‧非揮發性儲存元件
523‧‧‧非揮發性儲存元件
524‧‧‧非揮發性儲存元件
525‧‧‧非揮發性儲存元件
526‧‧‧非揮發性儲存元件
527‧‧‧非揮發性儲存元件
528‧‧‧非揮發性儲存元件
529‧‧‧非揮發性儲存元件
530‧‧‧非揮發性儲存元件
531‧‧‧非揮發性儲存元件
532‧‧‧非揮發性儲存元件
533‧‧‧非揮發性儲存元件
534‧‧‧非揮發性儲存元件
535‧‧‧非揮發性儲存元件
536‧‧‧非揮發性儲存元件
537‧‧‧非揮發性儲存元件
538‧‧‧非揮發性儲存元件
539‧‧‧非揮發性儲存元件
540‧‧‧非揮發性儲存元件
541‧‧‧非揮發性儲存元件
542‧‧‧非揮發性儲存元件
543‧‧‧非揮發性儲存元件
544‧‧‧非揮發性儲存元件
545‧‧‧非揮發性儲存元件
546‧‧‧非揮發性儲存元件
547‧‧‧非揮發性儲存元件
548‧‧‧非揮發性儲存元件
549‧‧‧非揮發性儲存元件
550‧‧‧非揮發性儲存元件
551‧‧‧非揮發性儲存元件
552‧‧‧汲極側選擇閘極/汲極側選擇閘極電晶體
553‧‧‧汲極側選擇閘極
554‧‧‧儲存元件
560‧‧‧波形
562‧‧‧波形
570‧‧‧波形
572‧‧‧波形
590‧‧‧波形
592‧‧‧波形
600‧‧‧曲線
602‧‧‧曲線
604‧‧‧曲線
700‧‧‧波形
702‧‧‧波形
704‧‧‧波形
720‧‧‧波形
722‧‧‧波形
724‧‧‧波形
800‧‧‧第二通道區
802‧‧‧第一通道區
804‧‧‧通道升壓輪廓/波形
808‧‧‧升壓位準Vch-lsb/波形
900‧‧‧第一通道區
902‧‧‧第二通道區
904‧‧‧通道升壓輪廓/波形
908‧‧‧升壓位準Vch-d/波形
1000‧‧‧第三通道區
1002‧‧‧第一通道區
1004‧‧‧第二通道區
1006‧‧‧升壓位準Vch-s/波形/第三通道升壓區
1010‧‧‧升壓位準Vch-lsb/波形/第一通道升壓區
1012‧‧‧升壓位準Vch-d/波形/第二通道升壓區
1060‧‧‧波形
1062‧‧‧波形
1064‧‧‧波形
1066‧‧‧波形
1070‧‧‧通道升壓位準/波形
1072‧‧‧通道升壓位準/波形
1080‧‧‧波形
1082‧‧‧波形
1084‧‧‧波形
1086‧‧‧波形
1088‧‧‧波形
1090‧‧‧波形
1202‧‧‧「反及」串部分
1204‧‧‧「反及」串部分
1206‧‧‧區
1219‧‧‧源極側選擇閘極
1220‧‧‧非揮發性儲存元件
1221‧‧‧非揮發性儲存元件
1222‧‧‧非揮發性儲存元件
1223‧‧‧非揮發性儲存元件
1224‧‧‧非揮發性儲存元件
1225‧‧‧非揮發性儲存元件
1226‧‧‧非揮發性儲存元件
1227‧‧‧非揮發性儲存元件
1228‧‧‧非揮發性儲存元件
1229‧‧‧非揮發性儲存元件
1230‧‧‧非揮發性儲存元件
1231‧‧‧非揮發性儲存元件
1232‧‧‧非揮發性儲存元件
1233‧‧‧非揮發性儲存元件
1234‧‧‧非揮發性儲存元件
1235‧‧‧非揮發性儲存元件
1236‧‧‧非揮發性儲存元件
1237‧‧‧非揮發性儲存元件
1238‧‧‧非揮發性儲存元件
1239‧‧‧非揮發性儲存元件
1240‧‧‧非揮發性儲存元件
1241‧‧‧非揮發性儲存元件
1242‧‧‧非揮發性儲存元件
1243‧‧‧非揮發性儲存元件
1244‧‧‧非揮發性儲存元件
1245‧‧‧非揮發性儲存元件
1246‧‧‧非揮發性儲存元件
1247‧‧‧非揮發性儲存元件
1248‧‧‧非揮發性儲存元件
1249‧‧‧非揮發性儲存元件
1250‧‧‧非揮發性儲存元件
1251‧‧‧非揮發性儲存元件
1252‧‧‧汲極側選擇閘極
圖1為使用單列/行解碼器及讀取/寫入電路之非揮發性記憶體系統的方塊圖。
圖2A描繪記憶體陣列(諸如，圖1之記憶體陣列200)中之實例區塊。
圖2B描繪包含多個區塊(諸如，圖2A之區塊201)之記憶體陣列200。
圖3A描繪臨限電壓分佈之實例集合。
圖3B說明兩遍次程式化技術之第一遍次。
圖3C說明圖3B之兩遍次程式化技術的第二遍次。
圖3D說明另一兩遍次程式化技術之第一遍次。
圖3E說明圖3D之兩遍次程式化技術的第二遍次。
圖4A描繪在程式化操作期間施加至選定字線的一系列程式化脈衝及驗證脈衝。
圖4B描繪儲存元件集合之多遍次程式化操作。
圖5A描繪展示第一通道升壓技術之圖2A之未選定「反及」串212的橫截面圖。
圖5B1為展示圖5A之未選定「反及」串之基板中的通道升壓位準的曲線圖。
圖5B2為在另一實施例中展示圖5A之未選定「反及」串之基板中的通道升壓位準的曲線圖。
圖5C描繪在程式化-驗證反覆之程式化部分期間施加至選定字線的電壓。
圖5D描繪與圖5A之通道升壓技術一致的在程式化-驗證反覆之程式化部分期間施加至未選定字線的固定電壓。
圖5E描繪當使用圖5D之未選定字線電壓時用於圖5A之通道升壓技術之「反及」串之基板中的通道升壓位準。
圖5F描繪在程式化-驗證反覆之程式化部分期間施加至圖5A之未選定「反及」串之位元線202的電壓。
圖5G描繪在程式化-驗證反覆之程式化部分期間施加至與圖5A之未選定「反及」串之汲極側選擇閘極連通的線206之電壓。
圖5H描繪在程式化-驗證反覆之程式化部分期間施加至圖5A之未選定「反及」串之源極線210的電壓。
圖5I描繪在程式化-驗證反覆之程式化部分期間施加至與圖5A之未選定「反及」串之源極側選擇閘極連通的線208之電壓。
圖5J描繪(諸如)針對圖5A之第一通道升壓技術在程式化-驗證反覆之程式化部分期間施加至未選定字線的電壓，其中該電壓以線性或非線性斜線之方式升高。
圖5K描繪(例如)基於圖5J之未選定字線電壓的圖5A之「反及」串之基板中的通道升壓位準。
圖5L描繪在程式化-驗證反覆之程式化部分期間施加至未選定字線的逐步升高之電壓，該逐步升高之電壓作為圖5J之斜線上升之電壓的替代。
圖5M描繪(例如)基於圖5L之未選定字線電壓的圖5A之「反及」串之基板中的通道升壓位準。
圖6A描繪展示針對不同溫度作為用於典型升壓技術之未選定字線之通過電壓之函數的位元錯誤的曲線圖。
圖6B描繪與圖6A一致的作為溫度之函數的用於典型通道升壓技術之未選定字線之最佳通過電壓。
圖7A描繪(諸如)針對圖5A之第一通道升壓技術在程式化-驗證反覆之程式化部分期間施加至未選定字線的作為溫度之函數之電壓，其中該電壓以斜線升高。
圖7B描繪在程式化-驗證反覆之程式化部分期間施加至未選定字線的作為溫度之函數的逐步升高之電壓，該逐步升高之電壓作為圖7A之斜線上升之電壓的替代。
圖8A描繪展示第二通道升壓技術之圖2A之未選定「反及」串212的橫截面圖。
圖8B為展示圖8A之未選定「反及」串之基板中的通道升壓位準的曲線圖。
圖9A描繪展示第三通道升壓技術之圖2A之未選定「反及」串212的橫截面圖。
圖9B為展示圖9A之未選定「反及」串之基板中的通道升壓位準的曲線圖。
圖10A描繪展示第四通道升壓技術之圖2A之未選定「反及」串212的橫截面圖。
圖10B為展示圖10A之未選定「反及」串之基板中的通道升壓位準的曲線圖。
圖10C描繪針對圖8A、圖9A或圖10A之通道升壓技術在程式化-驗證反覆之程式化部分期間施加至未選定字線的電壓。
圖10D描繪(例如)基於圖10C之未選定字線電壓的圖8A、圖9A或圖10A之「反及」串之基板中的通道升壓位準。
圖10E描繪圖10D之通道升壓位準之差異。
圖10F描繪針對圖8A、圖9A或圖10A之通道升壓技術在程式化-驗證反覆之程式化部分期間施加至未選定字線的替代電壓。
圖10G描繪(例如)基於圖10F之未選定字線電壓的圖8A、圖9A或圖10A之「反及」串之基板中的通道升壓位準。
圖10H描繪針對圖8A、圖9A或圖10A之通道升壓技術在程式化-驗證反覆之程式化部分期間施加至未選定字線的替代電壓。
圖10I描繪(例如)基於圖10H之未選定字線電壓的圖8A、圖9A或圖10A之「反及」串之基板中的通道升壓位準。
圖11A描繪(例如)基於圖8A或圖9A之升壓技術的程式化方法。
圖11B描繪(例如)基於圖10A之升壓技術的程式化方法。
圖11C描繪(例如)基於圖5A之升壓技術的額外程式化方法。
圖12A描繪圖2A之選定「反及」串214的橫截面圖。
圖12B為展示圖12A之選定「反及」串之基板中無通道升壓的曲線圖。
700‧‧‧波形
702‧‧‧波形
704‧‧‧波形

权利要求:
Claims (25)
[1] 一種非揮發性儲存系統，其包含：形成於一基板上之若干「反及」串中之一非揮發性儲存元件集合，該等「反及」串包括被選擇用於在一程式化-驗證反覆中程式化之至少一個「反及」串及未被選擇用於在該程式化-驗證反覆中程式化之至少一個「反及」串，該非揮發性儲存元件集合與複數個字線連通，該複數個字線包括被選擇用於在該程式化-驗證反覆中程式化之一字線及未被選擇用於在該程式化-驗證反覆中程式化之若干字線；及至少一個控制電路，結合該程式化-驗證反覆之一程式化部分，該至少一個控制電路：(a)組態該至少一個未選定「反及」串以允許在該至少一個未選定「反及」串下方的該基板中之至少一個通道區中實現升壓；(b)在一程式化脈衝時段之前的一逐步升高時間將該選定字線之一電壓自一各別預程式化脈衝電壓逐步升高至一程式化脈衝電壓，且在該程式化脈衝時段期間維持該程式化脈衝電壓；且(c)為了升壓該至少一個通道區，在該程式化脈衝時段期間：將一升高之電壓施加至該等未選定字線中之至少一者。
[2] 如請求項1之非揮發性儲存系統，其中：施加至該等未選定字線中之該至少一者的該電壓在該程式化脈衝時段的大部分內升高。
[3] 如請求項1之非揮發性儲存系統，其中：施加至該等未選定字線中之該至少一者的該電壓以一速率升高，該速率為溫度之一函數。
[4] 如請求項1之非揮發性儲存系統，其中：施加至該等未選定字線中之該至少一者的該電壓在溫度相對高時以一相對高的速率升高，且在該溫度相對低時以一相對低的速率升高。
[5] 如請求項1之非揮發性儲存系統，其中：施加至該等未選定字線中之該至少一者的該電壓以一梯級波形升高。
[6] 如請求項1之非揮發性儲存系統，其中：施加至該等未選定字線中之該至少一者的該電壓藉由斜線上升而升高。
[7] 如請求項1之非揮發性儲存系統，其中：為組態該至少一個未選定「反及」串以允許在該至少一個通道區中實現升壓，該至少一個控制電路使該至少一個未選定「反及」串之一汲極側選擇閘極展現不導電。
[8] 如請求項1之非揮發性儲存系統，其中：施加至該等未選定字線中之該至少一者的該電壓在該程式化脈衝電壓較高時自較高的一初始位準升高。
[9] 如請求項1之非揮發性儲存系統，其中：結合該程式化-驗證反覆之該程式化部分，該至少一個控制電路：將該升高之電壓施加至在該選定字線之任一側上與該選定字線相距不超過指定數目個字線之所選擇數目個未選定字線。
[10] 如請求項9之非揮發性儲存系統，其中：結合該程式化-驗證反覆之該程式化部分，該至少一個控制電路：不將該升高之電壓施加至在該選定字線之任一側上與該選定字線相距超過該指定數目個字線之所選擇數目個未選定字線。
[11] 如請求項1之非揮發性儲存系統，其中：結合該程式化-驗證反覆之該程式化部分，該至少一個控制電路：將一隔離電壓施加至該等未選定字線中之至少另一者以在該等未選定字線中之該至少一者之任一側上界定該至少一個通道區中之至少第一通道區及第二通道區，該選定字線在該第一通道區正上方延伸；且該等未選定字線中之該至少一者在該第一通道區正上方延伸，使得該第一通道區藉由該升高之電壓而升壓。
[12] 如請求項11之非揮發性儲存系統，其中：結合該程式化-驗證反覆之該程式化部分，該至少一個控制電路：將一隔離電壓施加至該等未選定字線中之至少一額外未選定字線以產生該至少一個通道區中之一第三通道區，該第一通道區在該第二通道區與該第三通道區之間延伸。
[13] 如請求項11之非揮發性儲存系統，其中在該程式化-驗證反覆之該程式化部分期間，在該逐步升高時間，該至少一個控制電路：將施加至在該第一通道區正上方延伸之該等未選定字線中之該至少一者的該電壓逐步升高至在該第一通道區正上方延伸之該等未選定字線中之該至少一者的該各別預程式化脈衝電壓；且為了升壓該第二通道區：以比施加至在該第一通道區正上方延伸之該等未選定字線中之該至少一者的該電壓逐步升高之一速率快的一速率將施加至在該第二通道區正上方延伸之該等未選定字線中之至少一者的一電壓逐步升高至在該第二通道區正上方延伸之該等未選定字線中之該至少一者的一各別預程式化脈衝電壓。
[14] 如請求項13之非揮發性儲存系統，其中：施加至在該第二通道區正上方延伸之該等未選定字線中之該至少一者的該電壓在該程式化脈衝時段期間不降低。
[15] 如請求項13之非揮發性儲存系統，其中：施加至在該第二通道區正上方延伸之該等未選定字線中之該至少一者的該電壓在該程式化脈衝時段期間升高。
[16] 一種用於結合一程式化-驗證反覆之一程式化部分而程式化一非揮發性儲存系統的方法，該非揮發性儲存系統包含形成於一基板上之若干「反及」串中之一非揮發性儲存元件集合，該方法包含：選擇至少一個「反及」串以用於在該程式化-驗證反覆中程式化，而至少一個「反及」串未被選擇用於在該程式化-驗證反覆中程式化；選擇一字線以用於在該程式化-驗證反覆中程式化，該選定字線在與該等「反及」串連通之複數個字線當中，而該複數個字線中之至少一個未選定字線未被選擇用於在該程式化-驗證反覆中程式化；組態該至少一個未選定「反及」串以允許在該至少一個未選定「反及」串下方的該基板之至少一個通道區中實現升壓；將該選定字線之一電壓自一各別預程式化脈衝電壓逐步升高至一程式化脈衝電壓；在一程式化脈衝時段期間維持該程式化脈衝位準；及為了升壓該至少一個通道區，在該程式化脈衝時段期間：將一升高之電壓施加至該等未選定字線中之至少一者。
[17] 如請求項16之方法，其中：施加至該等未選定字線中之該至少一者的該電壓在該程式化脈衝時段的大部分內升高。
[18] 如請求項16之方法，其中：施加至該等未選定字線中之該至少一者的該電壓以一速率升高，該速率為溫度之一函數。
[19] 如請求項18之方法，其中：施加至該等未選定字線中之該至少一者的該電壓在該溫度相對高時以一相對高的速率升高，且在該溫度相對低時以一相對低的速率升高。
[20] 如請求項16之方法，其中：施加至該等未選定字線中之該至少一者的該電壓以一梯級波形升高。
[21] 如請求項16之方法，其中：施加至該第一通道區上之該等未選定字線中之該至少一者的該電壓藉由斜線上升而升高。
[22] 一種非揮發性儲存系統，其包含：形成於一基板上之若干「反及」串中之一非揮發性儲存元件集合，該等「反及」串包括被選擇用於在程式化-驗證反覆中程式化之至少一個「反及」串及未被選擇用於在該程式化-驗證反覆中程式化之至少一個「反及」串，該非揮發性儲存元件集合與複數個字線連通，該複數個字線包括被選擇用於在該程式化-驗證反覆中程式化之一字線及未被選擇用於在該程式化-驗證反覆中程式化之若干字線；及至少一個控制電路，結合該程式化-驗證反覆之一程式化部分，該至少一個控制電路：(a)組態該至少一個未選定「反及」串以允許在該至少一個未選定「反及」串下方之該基板中實現升壓；(b)將一隔離電壓施加至該等未選定字線中之至少一者以在該等未選定字線中之該至少一者之任一側上在該至少一個未選定「反及」串下方之該基板中產生至少第一通道區及第二通道區，該選定字線在該第一通道區正上方延伸；且(c)在一程式化脈衝時段之前的一逐步升高時間：(i)為了升壓該第一通道區：將施加至在該第一通道區正上方延伸之該等未選定字線中之至少一者的一電壓逐步升高至在該第一通道區正上方延伸之該等未選定字線中之該至少一者的一各別預程式化脈衝電壓；且(ii)為了升壓該第二通道區：以比施加至在該第一通道區正上方延伸之該等未選定字線中之該至少一者的該電壓的一速率快的一速率，將施加至在該第二通道區正上方延伸之該等未選定字線中之至少一者的一電壓逐步升高至在該第二通道區正上方延伸之該等未選定字線中之該至少一者的一各別預程式化脈衝電壓。
[23] 如請求項22之非揮發性儲存系統，其中該至少一個控制電路：(c)將該選定字線之一電壓自該各別預程式化脈衝電壓逐步升高至一程式化脈衝電壓；(d)在該程式化脈衝時段期間維持該程式化脈衝電壓；且(e)在該程式化脈衝時段期間，為了升壓該第一通道區：在該程式化脈衝時段期間，將施加至在該第一通道區正上方延伸之該等未選定字線中之該至少一者的該電壓維持至少處於在該第一通道區正上方延伸之該等未選定字線中之該至少一者的該各別預程式化脈衝電壓。
[24] 如請求項22之非揮發性儲存系統，其中：結合該程式化-驗證反覆之該程式化部分，該至少一個控制電路：將一隔離電壓施加至該等未選定字線中之至少一額外未選定字線以在該至少一個未選定「反及」串下方之該基板中產生一第三通道區，該第一通道區在該第二通道區與該第三通道區之間延伸。
[25] 如請求項24之非揮發性儲存系統，其中該至少一個控制電路在該逐步升高時間：(iii)為了升壓該第三通道區：以比施加至在該第一通道區正上方延伸之該等未選定字線中之該至少一者的該電壓逐步升高之該速率快的一速率，將施加至在該第三通道區正上方延伸之該等未選定字線中之至少一者的一電壓逐步升高至在該第三通道區正上方延伸之該等未選定字線中之該至少一者的一各別預程式化脈衝電壓。

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